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2005年9月
1.4版
框图
/2
REF
/2
FBK
PLL
MUX
CLKA1
额外的除法器（ -5H ）
额外的除法器（ -3 ， -4 ）
CLKA2
CLKA3
CLKA4
S2
选择输入
解码
S1
/2
CLKB1
额外的分频器（ -2，-3 ）
CLKB2
CLKB3
CLKB4
ASM5P2308A
ASM5P2308A
选择输入解码的ASM5P2308A
S2
0
0
1
1
S1
0
1
0
1
时钟A1 - A4
三态
驱动的
驱动的
1
驱动的
时钟B1 - B4
三态
三态
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL的停工
Y
N
Y
N
ASM5P2308A配置
设备
ASM5P2308A-1
ASM5P2308A-1H
ASM5P2308A-2
ASM5P2308A-2
ASM5P2308A-3
ASM5P2308A-3
ASM5P2308A-4
ASM5P2308A-5H
反馈
银行A或B银行
银行A或B银行
银行
B组
银行
B组
银行A或B银行
银行A或B银行
银行A频率
参考
参考
参考
2 X参考
2 X参考
4×参考
2 X参考
参考/ 2
B组频率
参考
参考
参考/ 2
参考
引用或参考
2
2 X参考
2 X参考
参考/ 2
注意：
1，产出是不倒的ASM5P2308A -2和ASM5P2308A - 3在旁路模式下， S2 = 1， S1 = 0 。
2.输出相位是不确定的（从输入时钟0°或180 °）。如果相位完整性是必需的，使用ASM5P2308A - 2 。
3.3V零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
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