基于FPGA和RTOS的嵌入式码流分析设计方案
发布时间:2007/4/23 0:00:00 访问次数:846
针对传统数字视频广播系统MPEG-2">MPEG-2/FPGA和RTOS为基础、基于嵌入式硬件平台的设计方法，该模块可以实现稳定和长期的可靠工作，具有很好的性价比，可以在现实应用场合广泛应用。
码流分析功能设计
功能设计将完全符合以下标准：MPEG-2；ISO/IEC 13818-2(System)；DVB；ETS 300 468( DVB SI)；EN 50083-9(DVB SPI，ASI)；ETR 154(Implementation guidelines for MPEG2 systems)；ETR 290(Measurement Guidelines)；ETR 211( DVB SI Recommendation)。
作为一种测试仪器，无论是软件还是硬件都要保证稳定可靠。同时考虑采用网络通信技术，容许用户通过任何一台计算机的网络浏览器访问图形化的用户界面，将码流分析结果以最直观的方式显示给用户。嵌入式测试设备的设计目标根据实际需要提出，设计目的是TS码流系统监测设备，在操作和使用的问题上要方便，故障的监测和定位要快速准确，模块化的设计要求结构紧凑，接口简单。针对这种需要，设计目标至少要实现以下功能：
1．对码流数据进行同步字节提取和包序错误检查，并进一步对数据根据ETR290标准进行三个优先级别的语法错误的检查；对数据流进行实时监测，及时纪录出错的时间和错误的情况；同时还可根据用户的需要制订硬件触发模式，选择不同的监测项目。
2．实时统计各路PID的当前带宽占用情况，当前的TS包的总数量和传输码率。
3．将TS包中的PSI/SI信息提取并拼接成段,分析段头部的信息并存储在特定的数据结构中。
4．提取TS流中的PCR信息，计算其传输的间隔，同时作PCR抖动的分析，出现错误及时报错。
5．从PES 段中提取PES头信息以及各路视音频的基本信息。
6．分析视音频数据，根据TS流中的PCR、PTS和视音频数据来分析其解码时各路视音频传输流标准目标解码器中缓冲器模型的情况，当缓冲器出现排空和上溢的错误时及时报错。
这些功能将满足运营环境的现场监测要求。实际应用中这些分析的结果需要以某种方式提交给用户观察。因此，以下的信息显示是必须的。
1．基本信息：主要向用户提供关于TS流的最基本的信息，如TS流的传输速率、同步错误、TS包长度、视音频比例、PSI表的简要信息等。
2．实时监测：本界面按照DVB ETR290标准规定的3级检错内容而设计。
3．节目信息：显示描述一个节目内容的PMT、SDT和EIT的具体信息。
4．带宽信息：基于PID的带宽统计信息。
5．复用结构：TS流中最基本的节目复用信息。
6．PSI/SI信息：将2进制形式的PSI/SI信息翻译成文字，以树的形式显示，TS流的层次结构一目了然。
7．PCR分析：分析PCR传送的间隔和抖动。
硬件结构
如图2所示，本设计方案选用Altera公司的FPGA——根据实际的设计容量可以选择具体的型号和系列。这里我们将讨论输入输出、过滤逻辑和控制系统的设计思想。
FPGA与TS接口连接的2个数据总线接口TS IN 和TS OUT都是标准的DVB_SPI(EN 50083-9)接口。TS IN 接收外部的TS码流，送入码流过滤逻辑系统做进一步处理。TS OUT接口将从TS IN收到的码流环出，这样在进行码流分析的同时就不会对传输码流造成任何影响。DVB_SPI接口是LVDS电平信号，可在FPGA上直接接入(参考ALTERA的硬件手册)。
如果采用DVB_ASI接口，也可以通过Altera提供的IP核来实现串/并和并/串转换。所以，原则上除去传输变压器和保护电路无需其他接口逻辑芯片。DVB标准的输入接口有ASI和SPI两种，两者的定义和标准不尽相同。针对输入接口的不同需要对输入信号进行调整和统一。要从ASI接口的信息中提取TS码流同步信号，调整信号脉冲的占空比使ASI的输出接口信号和SPI的相类似。另外，ASI接口输出有平滑和突发2种数据串数模式。为了满足突发模式的工作需要，可以将FPGA片内的RAM BLOCK定义成FIFO进行高速缓存，使接口满足不同速率的突发输入，最高应该可以满足27MHZ并行突发方式(ASI接口216MHz)的输入要求。
在FPGA的码流过滤逻辑单元部分需要设计一些重要的硬件控制模块。MPEG2标准规定了各压缩级别TS码流的速率。经过TS码流复用后实际应用中传输的串行码流速率可能>200MHz。因此考虑到NIOS的工作主频和加载操作系统后的实际工作效率，我们需要将输入码流降低后输入分析系统。故而硬件中设计多种硬件触发机制和硬件过滤器来满足这种需求。
根据ETR290的标准定义，码流分析功能不是并行处理的模式，而是有先后次序的相对关系。根据不同的优先级，先完成同步和连续性的分析，然后提取PSI信息，最后根据解析后的PSI信息对不同PID的节目TS流进行解码，分析详细的PES流信息。输入信息量的控制可以通过软件控制的方式实现。FPGA过滤逻辑设计了各种TS流的PID过滤器，将这些丰富的PID过滤器有
针对传统数字视频广播系统MPEG-2">MPEG-2/FPGA和RTOS为基础、基于嵌入式硬件平台的设计方法，该模块可以实现稳定和长期的可靠工作，具有很好的性价比，可以在现实应用场合广泛应用。
码流分析功能设计
功能设计将完全符合以下标准：MPEG-2；ISO/IEC 13818-2(System)；DVB；ETS 300 468( DVB SI)；EN 50083-9(DVB SPI，ASI)；ETR 154(Implementation guidelines for MPEG2 systems)；ETR 290(Measurement Guidelines)；ETR 211( DVB SI Recommendation)。
作为一种测试仪器，无论是软件还是硬件都要保证稳定可靠。同时考虑采用网络通信技术，容许用户通过任何一台计算机的网络浏览器访问图形化的用户界面，将码流分析结果以最直观的方式显示给用户。嵌入式测试设备的设计目标根据实际需要提出，设计目的是TS码流系统监测设备，在操作和使用的问题上要方便，故障的监测和定位要快速准确，模块化的设计要求结构紧凑，接口简单。针对这种需要，设计目标至少要实现以下功能：
1．对码流数据进行同步字节提取和包序错误检查，并进一步对数据根据ETR290标准进行三个优先级别的语法错误的检查；对数据流进行实时监测，及时纪录出错的时间和错误的情况；同时还可根据用户的需要制订硬件触发模式，选择不同的监测项目。
2．实时统计各路PID的当前带宽占用情况，当前的TS包的总数量和传输码率。
3．将TS包中的PSI/SI信息提取并拼接成段,分析段头部的信息并存储在特定的数据结构中。
4．提取TS流中的PCR信息，计算其传输的间隔，同时作PCR抖动的分析，出现错误及时报错。
5．从PES 段中提取PES头信息以及各路视音频的基本信息。
6．分析视音频数据，根据TS流中的PCR、PTS和视音频数据来分析其解码时各路视音频传输流标准目标解码器中缓冲器模型的情况，当缓冲器出现排空和上溢的错误时及时报错。
这些功能将满足运营环境的现场监测要求。实际应用中这些分析的结果需要以某种方式提交给用户观察。因此，以下的信息显示是必须的。
1．基本信息：主要向用户提供关于TS流的最基本的信息，如TS流的传输速率、同步错误、TS包长度、视音频比例、PSI表的简要信息等。
2．实时监测：本界面按照DVB ETR290标准规定的3级检错内容而设计。
3．节目信息：显示描述一个节目内容的PMT、SDT和EIT的具体信息。
4．带宽信息：基于PID的带宽统计信息。
5．复用结构：TS流中最基本的节目复用信息。
6．PSI/SI信息：将2进制形式的PSI/SI信息翻译成文字，以树的形式显示，TS流的层次结构一目了然。
7．PCR分析：分析PCR传送的间隔和抖动。
硬件结构
如图2所示，本设计方案选用Altera公司的FPGA——根据实际的设计容量可以选择具体的型号和系列。这里我们将讨论输入输出、过滤逻辑和控制系统的设计思想。
FPGA与TS接口连接的2个数据总线接口TS IN 和TS OUT都是标准的DVB_SPI(EN 50083-9)接口。TS IN 接收外部的TS码流，送入码流过滤逻辑系统做进一步处理。TS OUT接口将从TS IN收到的码流环出，这样在进行码流分析的同时就不会对传输码流造成任何影响。DVB_SPI接口是LVDS电平信号，可在FPGA上直接接入(参考ALTERA的硬件手册)。
如果采用DVB_ASI接口，也可以通过Altera提供的IP核来实现串/并和并/串转换。所以，原则上除去传输变压器和保护电路无需其他接口逻辑芯片。DVB标准的输入接口有ASI和SPI两种，两者的定义和标准不尽相同。针对输入接口的不同需要对输入信号进行调整和统一。要从ASI接口的信息中提取TS码流同步信号，调整信号脉冲的占空比使ASI的输出接口信号和SPI的相类似。另外，ASI接口输出有平滑和突发2种数据串数模式。为了满足突发模式的工作需要，可以将FPGA片内的RAM BLOCK定义成FIFO进行高速缓存，使接口满足不同速率的突发输入，最高应该可以满足27MHZ并行突发方式(ASI接口216MHz)的输入要求。
在FPGA的码流过滤逻辑单元部分需要设计一些重要的硬件控制模块。MPEG2标准规定了各压缩级别TS码流的速率。经过TS码流复用后实际应用中传输的串行码流速率可能>200MHz。因此考虑到NIOS的工作主频和加载操作系统后的实际工作效率，我们需要将输入码流降低后输入分析系统。故而硬件中设计多种硬件触发机制和硬件过滤器来满足这种需求。
根据ETR290的标准定义，码流分析功能不是并行处理的模式，而是有先后次序的相对关系。根据不同的优先级，先完成同步和连续性的分析，然后提取PSI信息，最后根据解析后的PSI信息对不同PID的节目TS流进行解码，分析详细的PES流信息。输入信息量的控制可以通过软件控制的方式实现。FPGA过滤逻辑设计了各种TS流的PID过滤器，将这些丰富的PID过滤器有
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