调用PSpice A/D进行逻辑模拟与对模拟电路进行瞬态分析的过程基本相同。下面结AD9833BRMZ-REEL7合半加器电路的逻辑模拟为例，说明逻辑模拟的基本步骤。涉及总线信号的逻辑模拟实例可参见参考资料[10]

   绘制逻辑电路图

   逻辑模拟的第一步是新建设计项目、绘制逻辑电路原理图并设置输入激励信号波形。按此岁骤绘制的半加器电路，如图3-42所示。在生成半加器电路图过程中应注意下述几个问题。

   ①从相应的元器件库中选用需要的逻辑单元。图3-42中采用的逻辑门符号是从名称为7400的符号库中调用的。

   ②端口符号的使用：为了在查看模拟结果时方便地确定输入、输出节点信息，可以为相应节点标示一个节点名。方法之一是像图3-42那样，采用Place- Off-Page Connector子命令在输出端口处绘制2个端口符号，并将其名称分别设置为SUM（表示“和”输出端）和CARRY（表示“进位”输出端），在输入端，采用Place—NetAlias子命令，办两个节点设置名称为A和B，从名称上可反映出该端口的作用。

   ③激励信号波形设置：激励信号采用什么波形，对逻辑模拟能否顺利进行并取得满意的模拟验证效果非常重要。为了全面验证半加器的逻辑功能，图3-42电路图中输入端两个激励信号均选用时钟信号源。其中作为信号A的时钟信号脉宽为50ns，周期为lOOns。信号B的时钟信号脉宽为lOOns，周期为200ns。这样就可以保证输入端覆盖了验证半加器功能的输入端4种不同逻辑组合“0+0”、“0+1”、“1+0”和“1+1”。