特点
可在门阵列或嵌入式阵列
高速， 100ps的门延迟， 2输入与非门， FO = 2 （额定）
高达690万二手盖茨和976引脚
0.25μ几何多达五个层次的金属
系统级集成技术
- 核心： ARM7TDMI
， ARM920T
， ARM946E -S
和MIPS64
5Kf
RISC
微处理器; AVR
RISC微控制器; OakDSPCore
，柚木
和
PalmDSPCore
数字信号处理器; 10/100以太网MAC ， USB ， 1394 ， 1284 ，
CAN和其他各类处理器外设
- 模拟功能：数模转换器，模数转换器，运算放大器，比较器， PLL和PORS
- 软宏内存：门阵列
SRAM - ROM - DPSRAM - FIFO
- 硬宏内存：嵌入式阵列
SRAM - ROM - DPSRAM - FIFO - 堆叠é
2
- 堆叠式闪存
- I / O接口： CMOS ， LVTTL ， LVDS ， PCI ， USB ;输出电流高达16 mA的电流
@ 2.5V ; 2.5V本地I / O ， 3.3V宽容/标准I / O， 5.0V容限I / O
ASIC
ATL25系列
描述
该ATL25系列ASIC系列制造在一个0.25μ的CMOS工艺与多达五个
金属的水平。该系列产品具有高达690万门路由和数组
976针脚。该ATL25家族的高密度和高引脚数的能力，再加上
与添加嵌入式微处理器内核， DSP引擎和内存的能力
同样的硅，使ATL25系列ASIC的系统级的理想选择
集成。
图1 。
ATL25门阵列ASIC
标准
门阵列
架构
图2中。
ATL25嵌入式阵列ASIC
标准
门阵列
架构
类似物
1414C–ASIC-08/02
1
ATL25系列ASIC
设计
爱特梅尔支持设计完整的单元库的几个主要的软件系统，以及
作为公用事业的网表验证，测试向量的验证和准确的模拟延迟
表2中。
设计系统的支持
系统
韵律
设计
系统公司
工具
作品
- 原理图和布局
NC的Verilog
- Verilog仿真
珍珠
- 静态路径
的Verilog- XL
- Verilog仿真
BUILDGATES
- 综合（境界）
的ModelSim
- Verilog和VHDL （ VITAL ）模拟器
莱昂纳多谱
- 逻辑综合
设计编译器
- 综合
DFT编译器 - 1 - Pass测试合成
BSD编译器 - 边界扫描合成
TetraMAX
- 自动测试向量生成
黄金时段
- 静态路径
VCS
- Verilog仿真
平面图经理
德彪西
第一次遇到
VERSION
4.46
3.3-s008
4.3-s095
3.3-s006
4.0-p003
5.5e
2001.1d
01.01-SP1
01.08-SP1
01.08-SP1
01.08
01.08-SP1
5.2
01.08-SP1
5.1
v2001.2.3
导师
图像
新思科技
诺瓦斯
软件公司
硅
透视
爱特梅尔公司ASIC设计流程的结构，使设计人员能够整合的最大num-
系统组件的BER到同一个硅芯片上，采用广泛使用的第三方设计
工具。 Atmel的单元库反映过温，欠压的极端表现硅
和方法，以及包括金属负载量，层间电容和边缘上升产生的影响
时间和下降时间。设计流程包括时钟树综合，以客户指定的偏移和
潜伏期的目标。 RC提取对最终设计数据库中执行，并纳入
的时序分析。
在ASIC设计流程中，第4页上显示，提供了典型的交互的图形描述
Atmel公司的设计人员和客户之间的重刑。爱特梅尔将提供设计套件支持
客户的综合，验证，布局规划和扫描插入的活动。 Leading-
从厂商如Synopsys和Cadence公司先进的工具在我们的设计完全支持
流动。在嵌入式阵列设计的情况下， Atmel将进行设计审查与
客户定义的嵌入式阵列的分区的ASIC和定义的位置的
存储器块和/或型芯，以便可以创建底层布局模型。
以下数据库验收，自动测试模式生成（ ATPG ）执行，如果
需要使用Synopsys的工具扫描路径;设计被路由;和布线后的RC数据是
提取。布线后的验证和最终设计评审后，设计流片出来
捏造。
3
1414C–ASIC-08/02
ATL25系列ASIC
引脚德网络nition
需求
角落里垫仅电源和地保留。所有其他垫是完全可编
竹叶提取作为输入，输出，双向功率，或接地。在实现与3.3V设计
标准缓冲液，垫网的适当数量必须保留对于V
DD
3个引脚，
这是用来分发3.3V电源兼容缓冲器。
设计选项
逻辑综合
爱特梅尔公司可以接受RTL设计的Verilog或VHDL HDL格式。爱特梅尔公司完全支持Synop-
SYS为Verilog或VHDL仿真以及合成。两个HDL格式， Verilog和
VHDL ，爱特梅尔的ASIC设计首选HDL格式的Verilog 。
Atmel公司已成功转换现有的设计从最重要的ASIC供应商爱特梅尔成
ASIC的。这些设计进行了优化的速度和门数和修改，以添加
逻辑和存储器，或复制为引脚对引脚兼容，直接替代。
Atmel公司已成功转换现有的FPGA / PLD的设计来自大部分主要供应商为
爱特梅尔公司ASIC的。有四种主要的原因，从一个FPGA / PLD转换为一个ASIC ：
的高容量器件为单个或组合的设计转化为成本有效的。
性能通常可以用于速度或低功耗的优化。
几个FPGA /可编程逻辑器件可被组合到单个芯片上，以减少成本，同时减少
上电路板空间要求。
在情况下的FPGA / PLD用于快速循环时间的原型，一个ASIC可
为长期批量生产成本更低的答案。
ASIC设计
翻译
FPGA和PLD
转换
5
1414C–ASIC-08/02
特点
可在门阵列或嵌入式阵列
高速， 100ps的门延迟， 2输入与非门， FO = 2 （额定）
高达690万二手盖茨和976引脚
0.25μ几何多达五个层次的金属
系统级集成技术
- 核心： ARM7TDMI
， ARM920T
， ARM946E -S
和MIPS64
5Kf
RISC
微处理器; AVR
RISC微控制器; OakDSPCore
，柚木
和
PalmDSPCore
数字信号处理器; 10/100以太网MAC ， USB ， 1394 ， 1284 ，
CAN和其他各类处理器外设
- 模拟功能：数模转换器，模数转换器，运算放大器，比较器， PLL和PORS
- 软宏内存：门阵列
SRAM - ROM - DPSRAM - FIFO
- 硬宏内存：嵌入式阵列
SRAM - ROM - DPSRAM - FIFO - 堆叠é
2
- 堆叠式闪存
- I / O接口： CMOS ， LVTTL ， LVDS ， PCI ， USB ;输出电流高达16 mA的电流
@ 2.5V ; 2.5V本地I / O ， 3.3V宽容/标准I / O， 5.0V容限I / O
ASIC
ATL25系列
描述
该ATL25系列ASIC系列制造在一个0.25μ的CMOS工艺与多达五个
金属的水平。该系列产品具有高达690万门路由和数组
976针脚。该ATL25家族的高密度和高引脚数的能力，再加上
与添加嵌入式微处理器内核， DSP引擎和内存的能力
同样的硅，使ATL25系列ASIC的系统级的理想选择
集成。
图1 。
ATL25门阵列ASIC
标准
门阵列
架构
图2中。
ATL25嵌入式阵列ASIC
标准
门阵列
架构
类似物
1414C–ASIC-08/02
1
ATL25系列ASIC
设计
爱特梅尔支持设计完整的单元库的几个主要的软件系统，以及
作为公用事业的网表验证，测试向量的验证和准确的模拟延迟
表2中。
设计系统的支持
系统
韵律
设计
系统公司
工具
作品
- 原理图和布局
NC的Verilog
- Verilog仿真
珍珠
- 静态路径
的Verilog- XL
- Verilog仿真
BUILDGATES
- 综合（境界）
的ModelSim
- Verilog和VHDL （ VITAL ）模拟器
莱昂纳多谱
- 逻辑综合
设计编译器
- 综合
DFT编译器 - 1 - Pass测试合成
BSD编译器 - 边界扫描合成
TetraMAX
- 自动测试向量生成
黄金时段
- 静态路径
VCS
- Verilog仿真
平面图经理
德彪西
第一次遇到
VERSION
4.46
3.3-s008
4.3-s095
3.3-s006
4.0-p003
5.5e
2001.1d
01.01-SP1
01.08-SP1
01.08-SP1
01.08
01.08-SP1
5.2
01.08-SP1
5.1
v2001.2.3
导师
图像
新思科技
诺瓦斯
软件公司
硅
透视
爱特梅尔公司ASIC设计流程的结构，使设计人员能够整合的最大num-
系统组件的BER到同一个硅芯片上，采用广泛使用的第三方设计
工具。 Atmel的单元库反映过温，欠压的极端表现硅
和方法，以及包括金属负载量，层间电容和边缘上升产生的影响
时间和下降时间。设计流程包括时钟树综合，以客户指定的偏移和
潜伏期的目标。 RC提取对最终设计数据库中执行，并纳入
的时序分析。
在ASIC设计流程中，第4页上显示，提供了典型的交互的图形描述
Atmel公司的设计人员和客户之间的重刑。爱特梅尔将提供设计套件支持
客户的综合，验证，布局规划和扫描插入的活动。 Leading-
从厂商如Synopsys和Cadence公司先进的工具在我们的设计完全支持
流动。在嵌入式阵列设计的情况下， Atmel将进行设计审查与
客户定义的嵌入式阵列的分区的ASIC和定义的位置的
存储器块和/或型芯，以便可以创建底层布局模型。
以下数据库验收，自动测试模式生成（ ATPG ）执行，如果
需要使用Synopsys的工具扫描路径;设计被路由;和布线后的RC数据是
提取。布线后的验证和最终设计评审后，设计流片出来
捏造。
3
1414C–ASIC-08/02
ATL25系列ASIC
引脚德网络nition
需求
角落里垫仅电源和地保留。所有其他垫是完全可编
竹叶提取作为输入，输出，双向功率，或接地。在实现与3.3V设计
标准缓冲液，垫网的适当数量必须保留对于V
DD
3个引脚，
这是用来分发3.3V电源兼容缓冲器。
设计选项
逻辑综合
爱特梅尔公司可以接受RTL设计的Verilog或VHDL HDL格式。爱特梅尔公司完全支持Synop-
SYS为Verilog或VHDL仿真以及合成。两个HDL格式， Verilog和
VHDL ，爱特梅尔的ASIC设计首选HDL格式的Verilog 。
Atmel公司已成功转换现有的设计从最重要的ASIC供应商爱特梅尔成
ASIC的。这些设计进行了优化的速度和门数和修改，以添加
逻辑和存储器，或复制为引脚对引脚兼容，直接替代。
Atmel公司已成功转换现有的FPGA / PLD的设计来自大部分主要供应商为
爱特梅尔公司ASIC的。有四种主要的原因，从一个FPGA / PLD转换为一个ASIC ：
的高容量器件为单个或组合的设计转化为成本有效的。
性能通常可以用于速度或低功耗的优化。
几个FPGA /可编程逻辑器件可被组合到单个芯片上，以减少成本，同时减少
上电路板空间要求。
在情况下的FPGA / PLD用于快速循环时间的原型，一个ASIC可
为长期批量生产成本更低的答案。
ASIC设计
翻译
FPGA和PLD
转换
5
1414C–ASIC-08/02
